Verilog HDL デザイン・テンプレート

Verilog HDL デザイン・テンプレート

状態 完成
最終更新日 2012年02月13日
ページ数 PDF:37ページ
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内容紹介

論理合成を前提としたVerilog HDLによるRTL設計のノウハウとデザイン・テンプレート集です。基本的な論理回路と同期設計を理解している方に向けた入門書です。掲載基本回路13種類。

目次
Verilog HDLによる論理回路設計
Verilog HDLの概要
文法(概要)
RTL記述とは
Verilog HDLによる設計の基本方針(7項目)
Verilog HDL基本記述スタイル
Verilog HDL記述の基本
ポートリストとポート宣言
RTL記述の基本形
インスタンス呼び出し
モジュールのインスタンス化の例
データタイプと数値表現
データタイプの詳細
データタイプと数値表現(具体例)
演算子の優先順位
演算子の使用例
制御構文
組合せ回路の記述
組合せ回路の記述例
順序回路の記述
リセットについて
回路分割について
Verilog HDLデザイン・テンプレート
フリップ・フロップ
非同期リセット(セット)付きフリップ・フロップ
イネーブル付きフリップ・フロップ
ラッチ
トライステート・バッファ
マルチプレクサ(セレクタ)その1
マルチプレクサ(セレクタ)その2
デコーダ
コンパレータ
カウンタ
シフトレジスタ
ステートマシン
加算器
おわりに